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一、對硬件設計的一般流程有了初步的了解

通過該課程設計，我們初步了解了硬件設計的一般流程，課題分析---verilogHDL編程---調試程序---仿真波形---綜合生成器件。

二、學會對簡單系統進行分析

剛拿到題目時，感覺非常盲目，沒有思路，無從下手。但我們多方收集資料，力求先對同步FIFO有個初步認識，進而去理解同步FIFO的工作原理，最后產生自己的設計方案。當所以準備工作搞定后，我們順利設計了輸入端口時鐘信號clk，復位信號rst,讀控制rq，寫信號wq以及數據輸入端口data，輸出端口滿狀態full，空狀態empty以及數據輸出端口。但是對同步緩沖器的存儲單元的表述方法不是很清晰，開始想到可以直接調用現成的雙口RAM器件，但是考慮到由于數據緩沖器存儲讀取并不是隨機寫入讀取，而是按照順序進行的，所以最后討論用二維寄存器(8*16)來組成FIFO的存儲單元。

三、自學了verilogHDL編程

因為verilogHDL語言語法和以前學過的C語言比較相近，所以在看了些相關書籍和程序范例后，就入手編寫verilogHDL代碼，開始時候沒有遇到太大問題。但是畢竟verilogHDL和C許多還是有差別的，如case的用法等。但是經過我們一起的努力，順利的完成了verilogHDL代碼的編寫工作。

四、學會使用Modelsim，LeonardoSpectrum軟件

學會了常用的ic仿真生成器件的軟件Modelsim，LeonardoSpectrum的使用方法。在Modelsim環境中，經過簡單的修改調試，(本文由范文之家搜集整理)運行，但是得到的仿真波形始終不能滿意。仿真波形顯示控制電路，包括讀寫信號，滿空狀態都很正常，不過卻出現輸出波形為高阻態，進一步驗證數據未寫入存儲寄存器。經過答疑老師的幫助，我們編輯推薦：/data/2008/1018/special_68.html發現由于開始地址指針指向不明造成此問題，初始化后即解決了此問題。用LeonardoSpectrum綜合生成器件也遇到很多類似的問題，不過在耐心老師指導，我們共同探討研究下最終都得以解決。

五、加深了對許多課程的理解

IC課程設計聯系到很多門課，是對很多理論課的一次理論聯系實踐的機會。例如在討論同步FIFO的存儲單元方案時候，我們通過查資料對微機原理學的存儲器原理有了更深刻的理解和認識。另外，整個verilogHDL編寫過程都是按照C語言要求的結構化，模塊化，加上注釋的詳細清晰，所以也使我們的程序可讀行強。

六、培養了團隊合作意識

像這種課程設計，由于要自學verilogHDL，以及Modelsim，LeonardoSpectrum的使用，對初學者來說是個很大的工程，所以我們堅持團隊合作，分工明確，有多種方案共同研究拍板，有了問題大家共同探討，極大提高了開發效率。

總的來說，這次IC課程設計確實學到很多，不僅學到以上六點，而且也鍛煉了我遇到問題解決問題的勇氣和能力，以及遇到挫折不達目的不罷休的韌性，這在以后的工作與學習中將會非常重要。